FERICA – FER-ova Inicijativa za Čipove i Arhitekture

FER-ova Inicijativa za Čipove i Arhitekture. Dizajniramo FRISC-V, prvi hrvatski RISC-V procesor.

Saznaj više Javi nam se
↓

01 — O projektu

Prvi hrvatski RISC-V procesor

FERICA (FER-ova Inicijativa za Čipove i Arhitekture) istraživačko-razvojni je projekt Fakulteta elektrotehnike i računarstva usmjeren na dizajn i implementaciju prvog hrvatskog procesora temeljenog na otvorenoj arhitekturi RISC-V: FRISC-V. Cilj je razviti nekoliko iteracija procesora, proizvesti ih u europskim tvornicama poluvodiča te ih temeljito testirati i verificirati.

3iteracije FRISC-V čipa
130 / 65 / 28 nmtehnološki procesi
2025 – 2029trajanje projekta
RISC-Votvorena arhitektura

FRISC-V čip

Tri iteracije procesora u 130 nm, 65 nm i 28 nm tehnologiji, proizvedene u europskim tvornicama, uz prateće softverske pakete.

Obrazovanje

Nove generacije studenata FER-a uče dizajn procesora i čipova, a na FER-u se razvijaju kompetencije za digitalni dizajn čipova.

Otvorenost

Doprinos open-source RISC-V zajednici, optimizacija algoritama umjetne inteligencije za RISC-V i suradnja s industrijom.

02 — Od ideje do silicija

Cijeli životni ciklus procesora

Projekt pokriva sve korake razvoja, a nastaje i infrastruktura za testiranje i verifikaciju čipova.

  1. 01

    Koncept

    Zahtjevi i početna ideja procesora.

  2. 02

    Arhitektura

    RISC-V jezgra i sustav s periferijom.

  3. 03

    Dizajn

    Dizajn i verifikacija pojedinih komponenti.

  4. 04

    Tapeout

    Proizvodnja u europskim tvornicama.

  5. 05

    Testiranje

    Evaluacija cijelog sustava na stvarnom čipu.

03 — FRISC-V

FRISC-V na IHP SG13CMOS5L

FRISC-V je RISC-V procesor razvijen na FER-u. Prvi tapeout radi se u IHP-ovom 130 nm procesu SG13CMOS5L, kroz višeprojektnu pločicu (MPW). Cijeli tok, od RTL-a do GDSII-ja, izveden je otvorenim alatima.

U simulaciji se čip podiže do prijave u operacijski sustav, a arhitekturni testovi riscv-arch-test prolaze u cijelosti.

friscv/friscvProcesorska jezgra friscv/verniiSoC i periferija friscv/friscv-ihp-sg13cmos5lFizički dizajn i sign-off
ISA
RV32IMA + S/U (Sv32 straničenje)
Proces
IHP SG13CMOS5L, 130 nm
Die
2,1 × 2,1 mm (4,41 mm²)
Kućište
QFN-64
Takt
80 MHz (sign-off, sva tri kuta)
Memorija
8 KiB OCM / LLC, HyperBus vanjski RAM
Periferija
QSPI (flash + SD), UART, JTAG debug, GPIO
Alati
Yosys, OpenROAD, LibreLane, KLayout
Planirano
3 iteracije čipa: 130 nm, 65 nm i 28 nm
FRISC-V coreRV32IMASUAXI sabirnicaOCM8KLLC×4ROMZSBLPLICACLINTSCBMem hubQSPI hostflash + SDBootstrapHyperBus PHYvanjski RAMGPIO APA0–7DebugJTAG DMUART0konzolaReset · Takt1VDD2VSS3TRST#4VSS5TCK6VDD7TMS8TDI9TDO10IOVSS11UART0_TX12UART0_RX13RST#14IOVSS15CLK16IOVDD17HB_DQ018HB_DQ119HB_DQ220HB_DQ321IOVSS22HB_DQ423HB_DQ524HB_DQ625HB_DQ726HB_RWDS27IOVDD28HB_CK29VDD30HB_CS0#31HB_CS1#32VSS33HB_RST#34PA035PA136PA237IOVSS38IOVDD39PA340PA441VSS42HRTBT43VDD44PA545PA646PA747IOVSS48IOVDD49QSPI0_IO050QSPI0_IO151QSPI0_IO252QSPI0_IO353VSS54VDD55QSPI0_SCK56IOVSS57IOVDD58QSPI0_CS0#59QSPI0_CS1#60QSPI0_CS2#61BOOT062BOOT163VSS64VDD
FRISC-V · QFN-64 pinout HyperBus QSPI UART JTAG GPIO Takt · reset · boot

04 — Radovi

Objavljeni radovi

Daniel Hofman predstavlja rad na konferenciji SpliTech 2026

SpliTech 2026 · Split / Bol · IEEE

Streamlined RISC-V Processor Tapeout with Open-Source Electronic Design Automation and Multi-Project Wafer Services

Daniel Hofman, Josip Knezović, Branimir Malnar, Mario Kovač

Rad opisuje metodologiju akademskog tapeouta RISC-V procesora pomoću open-source EDA alata i višeprojektnih pločica. Uspoređuje open-source tok Yosys / OpenROAD / OpenLane s komercijalnim alatima i daje pregled europskih putova do proizvodnje, poput programa Europractice i otvorenog IHP SG13G2 PDK-a. Središnji primjer je FRISC-V.

IEEE Xplore ↗ Vijest ↗

MIPRO 2026 · IEEE

Using Simulation for Teaching Computer Architecture in Higher Education

Danko Basch, Ivana Bosnić, Josip Knezović, Nikica Hlupić

DOI ↗

05 — Tim

Ljudi iza ferice

Projekt okuplja istraživače FER-a, a predvodi ga Centar za arhitekture i primjene računarstva visokih performansi, s iskustvom u europskim inicijativama DARE, EPI, EUPEX i EUPILOT.

izv. prof. dr. sc. Daniel Hofman

Voditelj projekta

izv. prof. dr. sc. Daniel Hofman

Izvanredni profesor na Zavodu za automatiku i računalno inženjerstvo FER-a i potpredsjednik HPC centra. Bavi se višejezgrenim arhitekturama, mrežama na čipu (NoC) i obradom multimedije.

prof. dr. sc. Mario Kovač

Član tima

prof. dr. sc. Mario Kovač

Redoviti profesor na FER-u i ravnatelj HPC centra. Djeluje u European Processor Initiative i EuroHPC Joint Undertakingu.

izv. prof. dr. sc. Josip Knezović

Član tima

izv. prof. dr. sc. Josip Knezović

Izvanredni profesor na FER-u i potpredsjednik HPC centra. Bavi se energetski učinkovitim, visokoučinkovitim i ugradbenim računalnim sustavima.

Suradnici na projektu

  • Danko Basch
  • Hrvoje Mlinarić
  • Antonio Petošić
  • Vlado Sruk
  • Igor Čavrak
  • Luka Mrković
  • Josip Ramljak
  • Filip Horvat
  • Hana Ivandić
  • Ana Šikić
  • Emanuel Guberović
  • Branimir Malnar

Studenti suradnici

  • Emil Popović
  • Matej Jurasić
  • Jan Kozina
  • Dominik Damjanović
  • Robert Vitaliani
  • Šimun Čović

Financiranje

Projekt je financirala Europska unija – NextGenerationEU, kroz Mehanizam za oporavak i otpornost (poziv za financiranje institucionalnih istraživačkih projekata, 2025.).

Europski kontekst

FERICA izravno podupire ciljeve EU Chips Acta i inicijativa EuroHPC: digitalni suverenitet, dizajn procesora i nacionalni RISC-V ekosustav.

06 — Kontakt

Pridruži se razvoju

Svi koji žele sudjelovati u razvoju i tapeoutu prvog hrvatskog RISC-V procesora – studenti, istraživači i industrija – pozvani su da se jave.

Pošalji e-mail HPC centar FER